在65nm FPGA设计中如何获得更高的性能

关键字： FPGA  65nm  90nm  LUT  ISE 8.2i 

要支持期望的性能等级，硬IP模块是必要的，这种性能等级可能受到结构之外的潜在瓶颈限制，例如片上存储器缓存、DSP模块或I/O。为此，要提供不同设计基准的分析来更好地理解新产品的影响以及技术创新，以及更好地对期望值进行量化。

逻辑结构性能

自从1980年中期推出第一块FPGA以来，绝大多数的FPGA的逻辑结构都是基于相同的基本4输入查找表(LUT)架构。今天高性能65纳米FPGA，例如Xilinx Virtex-5系列，提供了真正的基于6输入LUT(6-LUT)的架构，具有独立(非共享)的输入。在65纳米节点转换到6-LUT架构能提供最有效的关键路径延时与可利用的硅片面积折衷，关键路径延时是逻辑结构性能的决定性因素(图1)。

在65纳米的FPGA中，互连时序延时超过关键路径延时的50%。赛灵思在其65纳米FPGA中开发了一个新的互连模式，通过在很少的跳转来达到更多的地方以使延时最小。新的模式大大地增加了在两跳或三跳中可获得的逻辑连接数量。而且，这种互连方法的更为正规的布线模式更易于布局布线软件来发现最优的路径。尽管对FPGA设计师透明，但这些互连特点转换为更高的总体性能和更简单的设计布线。

更清楚展示这种好处的实例是典型的复用器(MUX)设计。在90纳米的FPGA中实现一个8:1 MUX需要四个4-LUT，而65纳米架构只需要两个6-LUT。这样可以获得更佳的性能和更高的逻辑利用率。

65纳米工艺技术和新的进位链结构的结合还能提供更高的算术运算性能。在表1中可以很容易地看到对关键路径延时的影响。

分布式存储器功能，例如LUT RAM或ROM还从其它方面受益于更大的6-LUT架构。新的纵横比允许小存储器功能非常密集的包装，获得如表2中描述的很大的性能好处。采用6-LUT架构的改良逻辑结构提供的性能改善以及互连结构很重要，但仅仅是开端。

表1：在采用Virtex-5 FPGA实现设计时，各算术功能显示出路经延时显著降低

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