45nm设计需要高效的底层规划

关键字： 45nm  底层规划  I/O规划 

向45nm内核的迁移使优化的I/O规划和布局将越来越重要。这些挑战带来的问题是：谁应该负责芯片的I/O规划以及考虑封装和系统的其余部分？

与IP内核的内部工作机理不同的是，I/O不会缩小到采用45nm技术，原因有几个。虽然新的45nm内核尺寸较小，因而可以工作在较低的电压，但I/O必须连接系统中不是45nm设计但仍必须处理较高电压的其它器件。例如，如果其它芯片工作在1.8V，那么新的45nm设计中的I/O也必须工作在1.8V，即使内核可能工作在1.0V或1.2V。

I/O必须具有足够的鲁棒性，以便在较高的开关电压下不会牺牲性能。目前在用的大多数I/O是由第三方供应商开发的，不一定非要由设计45nm内核的公司开发。而这些IP提供商一般都不擅长采用最先进的工艺节点，因此新库的发布非常落后。

另外，I/O的设计和表征需要花费大量时间和精力。雪上加霜的是，许多公司不希望是第一家使用下一代I/O的公司，因为这些单元还没有经过完全成熟的测试。

最后是串行/解串器(serdes)收发器。它在芯片中主要用于完成串并数据的转换，是一种内含模拟电路的独立宏单元。与其它I/O相比，serdes的尺寸相当巨大，它们的尺寸对I/O规划和布局有很大的影响。其它电路和I/O必须有效地布局于serdes模块周围。

高速serdes网络要求特殊布局才能使器件更好地适配进系统的其余部分，因此在布局serdes块时要考虑系统要求。这种以系统或PCB为主导的流程是成功实现高速网络的关键要素。

为了应对这些挑战，差分线对—用于差分信号电路并具有特殊特性的一对导线—被越来越广泛地使用。为了确保获得封装和电路板上的布线正确，差分电路需要特殊的I/O布局和规划。因此结论非常明确，支持系统级I/O规划的方法 论是45nm设计实现所必需的。

向45nm迁移的设计类型

共有三种类型的设计正在向45nm设计迁移，它们分别是为了降低成本的设计、全新的设计以及为了满足设计师特定挑战的下一代设计。

缩小内核和裸片尺寸有助于降低成本，但焊盘将受到限制。I/O也会限制可能发生的裸片面积减小效果。因此，为了充分利用新技术的优势，I/O规划需要重新设计以提高效率。

在针对成本降低所做的大多数技术迁移中，封装或电路板是不变的。这意味着新的I/O规化必须重复利用现有的封装输出球(ball-out)以及现有的内核要求。成功地复用已有封装或电路板的唯一方法是同时满足双方的约束要求。成功的实现可最高效地利用裸片面积，同时满足复用要求。

图1：系统级规划提供对互连的浏览。早期的I/O和封装规划有助于分析从芯片I/O缓存到PCB的连接。

在新的设计中，主要目标不是节省成本，而是增加功能。此时原始内核尺寸会被缩小，电路会增加，而更多的电路将带来更多的I/O。另外，在封装或电路板侧也许仍有复用单元。设计师面对的挑战是既要实现新的电路，还要满足任何复用约束。这些约束可能是预先定义的serdes布局、差分对的输出球或已有的模拟电路。因此新技术必须在现有电路和约束条件下建立新的I/O规划。

下一代45nm设计问题并非无足轻重。在较低的电压条件下，电源/地I/O规划比以往任何时候都更重要。电路更容易受交叉耦合的影响。如果芯片和封装没有被规划在一起而成为单一电路，那么封装带来的交叉耦合将严重影响芯片的性能。当封装上的布线通过芯片底部时就会发生这种现象。但完全禁止在倒装芯片裸片下布线是不切实际的，反而会增加封装成本。因此需要重申的是，这些因素必须从设计一开始就加以考虑，从而从根本上避免问题的发生。更高密度的裸片意味着更多的I/O，也就意味着更多的封装球和更高密度的PCB布线。因此必须坚持以电路板为主导的I/O规划方针，从而控制成本，实现最优性能。

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