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时序逻辑等效性检查方法使设计风险降至最低


本文讨论了商用图形处理芯片所采用的从系统级到RTL的设计和验证流程。其中的时序逻辑等效性检查方法能够借助用C/C++或SystemC编写的系统模型发现缺陷和验证RTL实现。它无需额外的测试基准或断言就能提升功能验证效率。通过识别难以发现的缺陷以及那些被传统仿真方法遗漏的缺陷，时序逻辑等效性检查方法能把设计风险降至最小。

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