多位接口提升串行闪存的性能

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推动这类需求迅速增长的原因，要归功于此类存储器所具有的引脚数量少、板面积小、功率低和系统成本低等多方面优势。采用8引脚标准SO封装、标准串行外围接口(SPI)的串行闪存比典型的32引脚封装或更大的PLCC封装并行闪存节省了约80%的板空间。

同样重要的是，串行闪存大大降低了系统的设计复杂性。在MCU或ASIC之间，典型的32Mb并行闪存需包含21条地址线、16条数据线和3条控制线，而32Mb串行闪存只使用2条数据线和2条控制线。引脚数量较多的控制器要求使用较多的电路板布线层，控制器占用系统存储器的引脚越多，可用来提供支持新特性所需要的处理能力和存储器带宽的引脚就越少。

为了满足不断增长的需求，Atmel、旺宏电子、Numonyx、Silicon Storage Technology (SST)、Spansion和华邦电子等串行闪存供应商已在提供更高密度的器件。Spansion公司去年发布了一款使用其90纳米MirrorBit技术制造的128Mb SPI闪存芯片。但分析师表示，串行闪存想要切实进入新的应用系统，还将有赖于带有多位接口的器件的出现。

串行闪存最初大多用在XiP(本地代码执行)应用。为了直接从存储器中执行这些程序，设计者使用可按单个字寻址的NOR闪存。但传统的单个比特SPI接口的性能限制，迫使设计者在许多应用中结合使用基于SPI的串行闪存与影子RAM(通常是SRAM)，以便支持更高的访问速度。

图1：引脚数量少、占位小、功率低且系统成本低等优点推动了业界对串行闪存的需求。

为了克服这个限制、消除SRAM的成本并缩短启动时间，已经有几家制造商推出了带有多位接口的器件。去年8月，华邦电子公司推出了据称是全球首例的四通道SPI串行闪存芯片。这款16Mb存储器采用了紧凑的8引脚SOP封装，有单、双和四通道I/O多种配置，是最大容量为64Mb的系列产品中的第一款。该器件最高时钟速率为80MHz，四通道SPI模式的等效时钟频率最高为320MHz，这意味着其传输率是以50MHz频率运行的标准串行闪存的6倍以上。由于每个读指令所需要的时钟数从40缩减到12，随机访问的开销减少了70%。华邦电子公司声称，对于典型的32字节指令，四通道I/O器件的取指速率可达每秒32MB以上，与访问时间为70ns和取指时间为100ns的同级别并行闪存相比，性能提高了50%。

旺宏电子公司也以双通道I/O和四通道I/O器件把自己的产品线扩展到多I/O串行闪存。在传统的串行闪存器件中，指令和数据通过串行输入(SI)引脚写入到存储器。通过把串行输入和串行输出引脚从单一的单向数据流转变成多个双向流，旺宏电子公司的双I/O器件把数据速率提高了一倍。该公司还把四I/O器件的写入保护引脚(WP)和保留引脚(NC)改成双向引脚，进一步扩展了这个概念。在四I/O模式中，据称当数据或程序的代码长度超过4个字节时，旺宏电子公司串行闪存的数据输出速度超过了并行闪存。

传统的单IO串行闪存在确定地址时需要使用40个时钟周期，包括8个用于重写读指令的周期、24个用于地址分配的周期和8个哑周期。据报道，由于设法消除了在使用随机寻址方式时指令寻址所需要的重复周期，旺宏电子公司的多I/O器件最多可节省20个时钟周期。

最新问世的四I/O串行闪存来自SST公司。该公司的工程师们认为尽管现有的多位接口可以提高性能，但仍依赖于部分原始SPI架构(如笨拙的单比特指令结构、用于电源管理和预处理功能的外加指令)。SST公司开发了一个被称为串行四接口(SQI)的架构，为了加快写入和擦除的速度并改善低功率运行，该架构使用了一种可提升代码执行灵活性的4位多路串行通讯协议。尽管该架构仍依赖于与SPI类似的串行指令来支持SPI协议(用于读入、高速读入和Jedec ID读入)，这些新功能还是可以支持高达350Mbps的持续增长的突发数据传输率。

不同于传统的存储器，SST公司的方法使用一种零延迟的半字节宽(nibblewide)架构，从而实现了真正的随机访问，该方法可以从任何地方开始读入并可以跨越页、块或平面的界限而无需使用计数时钟。该方法还依靠“环绕”特性(该特性使设计者能在无RAM应用中执行突发代码片段、或当系统架构使用流水线技术传输时填充缓存行)支持8、16、32、64字节突发模式操作，缩短了访问时间。该系统通过读入存储器索引的跳变(在256B的页或64kB的块之内从一个地址跳到另一个地址，或使用间接寻址方式从一个块跳到另一个块)减少了输入时钟的周期数。

作者：马卓辉