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| 2008-06-24 |
海思半导体选择Mentor Graphics公司的跨时钟域检测用于其无线设计 |
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Mentor Graphics Corporation日前宣布海思半导体有限公司--华为技术有限公司的集成电路设计中心已经决定将0-In跨时钟域（CDC）解决方案运用到其验证方??中。通过在其寄存器传输级（RTL）模块中使用Mentor Graphics 0-In跨时钟域（CDC）解决方案，海思可以发现RTL中的CDC问题，从而避免了成本昂贵的潜在再修复并确保项目及时完成。 |
| 2008-05-05 |
用FPGA实现音频采样率的转换 |
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Synplicity公司最近推出的Synplify DSP综合工具可以将具有大量乘法运算和低采样率的算法有效地映射到FPGA中的专用DSP模块上。模块集提供的标准元件库可用于实现复杂算法。使用折叠、多通道化或重定时功能可以针对尺寸或速度优化代码。生成的RTL代码都是未加密的通用代码，可以使用常用工具进行综合。为了用FPGA取得最佳结果，Synplicity推荐使用Synplify Pro综合工具。 |
| 2007-07-27 |
如何有效地采用基于断言的验证？ |
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有关断言和更新的验证方法学的新近标准极大地方便了设计师创建、实现和监视断言。设计师可以利用完整的断言验证(ABV)方法在开发RTL时编写断言，然后用针对单个模块的形式分析工具对这些断言以及自动析取的断言进行验证。针对设计团队在标准生产流程中采用ABV组件时所面临的挑战，本文给出了一些建议和策略。 |
| 2007-04-20 |
通过物理综合实现复杂FPGA设计的时序收敛 |
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要实现复杂FPGA芯片设计的时序收敛，非常类似于古老的游戏-打鼹鼠，但趣味自然少了许多。在你修复每个关键路径问题时，新的问题又会冒出来。那么我们在这种“打鼹鼠”游戏中如何获胜呢？导致设计反复中不可预测性的原因是自然的物理特性，因此物理综合当仁不让成为首选解决方案。当模块A的RTL改变并扩大、延长模块B和C中的走线时，新的更长互连可以被正确估计，优化、布局和局部布线的整合以及新的关键路径可以自动解决这些问题。大多数鼹鼠已被击退，你再也不会看到它们从洞中冒出来。 |
| 2006-04-20 |
SystemVerilog综合子集标准获好评，厂商跃跃欲试 |
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综合(Synthesis)工具已经开始支持SystemVerilog，但是仍存在一个问题：一个RTL模块可能只运行在一种综合工具中，却无法在其它综合工具中运行。目前，一项提议的SystemVerilog综合子集标准得到了大多数综合厂商的一致好评，虽然作为市场领导者的新思科技(Sysnopsys)仍对其持怀疑态度。 |
| 2005-10-17 |
AccelChip新推自动优化IP模块的工具集 |
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AccelChip公司将发布其自动选择优化IP模块的Matlab-to-RTL工具集的附加工具IP Explorer，据称将结构综合提升到“宏结构”水平。 |
| 2005-06-23 |
利用可配置微处理器，打破SoC设计瓶颈 |
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标准的32位处理器核不能处理许多系统级芯片(SoC)设计中的计算密集型任务，例如音频、视频和通信。因此， SoC设计者必须采用定制硬件来实现许多这样的任务。通常需要采用Verilog 或者 VHDL这样的硬件描述语言来建立芯片设计所需要的寄存器传输RTL级的模块描述。采用手工产生的RTL硬件模块所带来的问题是验证时间主导了设计周期，这将增加设计的成本并延长进入市场的时间。 |
| 2005-02-06 |
三洋采用Cadence编译器进行芯片流片，实现更低功耗 |
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Cadence Design Systems日前宣布，该公司配带Cadence Encounter数字IC设计平台的RTL编译器已经帮助三洋电机(Sanyo Electric)高效地实现了芯片模块流片，在降低芯片的功耗和尺寸的同时，仍保持了芯片的性能。 |
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