|
|
| 2008-04-24 |
LATTICE和ALDEC宣布将在FPGA设计和验证领域进行新的合作，实现混合语言仿真 |
| |
Lattice半导体公司及其合作公司Aldec日前宣布了一项新的OEM协议，Aldec将会发布其唯一一款混合语言OEM FPGA仿真器。Active-HDL的Lattice版本将和Lattice的ispLEVER设计工具套件捆绑出售，提供混合语言（VHDL, Verilog和SystemVerilog）仿真，和MathWorks的simulink的协同仿真及其他Lattice加密IP核的相关仿真支持等。 |
| 2008-04-07 |
OVM兑现 SystemVerilog最初的承诺 |
| |
OVM是一种真正的开放式SystemVerilog类库和方法学软件包，使用该软件不会受到Cadence 或 Mentor Graphics的任何限制。这种真正的开放性，结合其本身包含的底层技术，将强有力地帮助SystemVerilog实现最初的承诺。 |
| 2008-03-24 |
SpringSoft发表新版Verdi及Siloti软件，强化System Verilog验证自动化功能 |
| |
电子设计自动化领导厂商Springsoft近期发布其侦错平台Verdi Automated Debug及信号能见度增强系统Siloti Visibility Enhancement (VE) 最新版本(2008.01)。此升级版关键重点在于提供System Verilog的验证自动化功能，并同时提升其侦错速度及实用性。 |
| 2008-01-16 |
Cadence、Mentor即日推出开放验证技术，SystemVerilog方法学将提供下载 |
| |
Cadence设计系统公司与Mentor Graphics公司宣布“开放式验证方法学（Open Verification Methodology ,OVM）即日上市。 |
| 2007-07-26 |
SpringSoft新版侦错平台大幅强化设计性能并加入SystemVerilog支持 |
| |
电子设计自动化厂商SpringSoft，近期推出大型数字芯片以及系统芯片（System-on-chip）侦错自动化平台Verdi的开发蓝图。新版Verdi侦错平台整合了不同阶层的设计语言及工具，能有效将系统规格到芯片实现的验证时间缩短一半以上。 |
| 2007-06-28 |
利用SystemVerilog实现有效的SoC设计验证 |
| |
随着SoC设计中采用的技术愈加复杂，验证工程师的规划过程也需不断改进。基于测试的归划正在被更复杂的跟踪覆盖和断言的验证规划所替代。引起这种变化的原因之一是支持功能覆盖点、断言和测试平台约束规范的SystemVerilog在业界的普及。 |
| 2007-06-04 |
调查：SystemVerilog使用率上升，SystemC的表现却令人失望 |
| |
John Cooley对818位工程师的验证调查第二部分已发表。调查发现，SystemC的使用率大幅落后于设计师两年前的预期。而SystemVerilog的使用率在上升，但大部分用于验证而非设计。 |
| 2007-05-17 |
Synopsys在中国确立VMM验证方法标准，中文版《SystemVerilog验证方法学》正式出版 |
| |
电子设计自动化（EDA）软件工具领导厂商Synopsys日前宣布，由ARM和Synopsys公司推出的SystemVerilog验证方法学（VMM）被中国主要电子公司采用，用于开发先进验证环境 |
| 2007-02-16 |
SystemVerilog普及率增长迅猛，断言及测试平台大获青睐 |
| |
Cadence Design Systems最近的一项用户调查显示，SystemVerilog语言的普及正迅速增长。此外，调查发现，超过一半的SystemVerilog用户使用的是该语言的断言和测试平台特性。 |
| 2007-02-05 |
面向源级调试的仿真器整合了高级建模和硬件实现 |
| |
Bluespec公司近期瞄准电子系统级(ESL)设计领域中的一个新兴细分领域推出其Bluesim仿真器新版本，该仿真器支持软件开发和硬件验证的虚拟原型构建。该公司称，Bluesim基于SystemVerilog，把高级别建模和硬件实现整合在了一个工具套件中。 |
| 2007-01-12 |
Synopsys VCS解决方案助力瑞萨，有效提高验证效率 |
| |
Synopsys近日宣布，瑞萨科技采用其VCS的功能验证解决方案开发复杂的芯片上系统(SoC)，并选定了VMM方法集，即《Verification Methodology Manual(VMM)for SystemVerilog》，用于创建先进的SoC验证环境。瑞萨科技采用VCS解决方案和VMM方法论验证了其重要的SuperHyway总线片上互连架构。 |
| 2007-01-12 |
Cadence验证方案广受青睐，SystemVerilog成主流开发技术 |
| |
Cadence设计系统公司近日宣布，该公司基于SystemVerilog的验证解决方案在去年迅猛发展，用该语言进行试验的客户从大约40家增加到了150家，他们将该语言应用于创建功能原型项目，或者应用到主流产品开发。 |
| 2006-09-28 |
EDA“三剑客”投入UPF阵营，技术捐赠引发两派标准大战 |
| |
EDA供应商Synopsys日前宣称将功率管理技术捐赠给EDA标准组织Accellera的统一功率格式(UPF)标准化委员会。捐赠内容包括功率管理命令、SystemVerilog结构、VHDL结构和Switching Activity交换格式(SAIF)。 |
| 2006-09-21 |
最新形式验证工具支持在多种特性语言之间转换 |
| |
Averant推出了Solidify 4.0形式验证工具。该工具可以使设计师更好地控制整个形式验证过程，能让设计师在设计周期早期执行快速“缺陷搜寻”操作，稍后再做更彻底的断言检验。该工具具备一些增强特性，包括支持完整的SystemVerilog Assertion(SVA)语言、支持在线SVA的使用、通过绑定命令连接的验证知识产权(IP)以及用SVA实现的开放式Verilog库(OVL)，还能够在包括SVA、PSL、OVA、OVL和HPL在内的多个特性语言之间进行转换，使得设计团队就能自由地选择能够最佳地满足他们需要的特性语言，还能实现验证IP的保存与复用。 |
| 2006-06-12 |
“e”验证语言获IEEE批准,能否抵挡SystemVerilog挑战成疑 |
| |
IEEE已经批准了Cadence设计系统公司的“e”验证语言，从而使其成为任何人都可以使用或支持的开放型标准语言。但相比已经获得广泛EDA供应商和产品支持的SystemVerilog，“e”的前途似乎不太明朗。 |
|
|
|
轻松满足电子元器件、半导体和OEM生产的快速测试New!
搜集工程师们最关心的话题，发表您的真知灼见。
|
|手持电子设备|家庭娱乐系统|工业控制|汽车电子设计|电源系统|模拟混合信号|国际电子商情|电子系统设计
|