| 新工具提供Simulink到HDL链接通道，方便FPGA/ASIC实现IC设计的捷径 |
2006-11-06 |
| Mathworks公司近期在IC设计领域迈出了坚实的一步，推出了Simulink HDL Coder工具。利用该工具，用户可在Matlab和Simulink中设计、仿真和验证系统模型和算法，并能自动生成硬件和软件，还能通过与原始系统和算法模型相比较来验证软硬件实现。 |
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| 低成本ESL设计工具帮助尽早实现软硬件协同设计 |
2006-10-04 |
| IC设计服务公司MataiTech的工程师由于无力承担购买商用电子系统级(ESL)设计工具的费用，他们被迫创建自己的工具。如今他们推出的Nauet工具，能让硬件和软件工程师在设计的最初阶段就开始合作 |
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| EDA“三剑客”投入UPF阵营，技术捐赠引发两派标准大战 |
2006-09-28 |
| EDA供应商Synopsys日前宣称将功率管理技术捐赠给EDA标准组织Accellera的统一功率格式(UPF)标准化委员会。捐赠内容包括功率管理命令、SystemVerilog结构、VHDL结构和Switching Activity交换格式(SAIF)。 |
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| 使用协同仿真实现RTL设计的功能验证 |
2006-09-08 |
| 由于设计的整体复杂性不断增强，设计验证任务也随之变得复杂，通过协同仿真进行系统级验证正在成为验证和检验 RTL 实现结果的一种行之有效的途径。本文将重点介绍利用原始可执行模型进行验证和确认的方法，以及在MATLAB环境中的硬件设计验证。 |
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| 应对高成本ESL解决方案，独创低价Nauet工具破茧而出 |
2006-08-18 |
| MataiTech LLC公司IC设计服务的工程师无力承担商用电子系统级(ESL)设计工具，因此他们创建了自己的工具。如今他们推出了Nauet工具，能令硬件和软件工程师在设计的最早期阶段进行协作。 |
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| FMF倾情打造闪存仿真模型，助力Spansion实现设计优化 |
2006-08-17 |
| 开发和销售电子元件仿真模型的开放源代码和设计服务供应商Free Model Foundry(FMF)公司日前宣布，该公司已开发出针对Spansion公司MirrorBit Ornandt产品的VHDL和Verilog模型。Spansion的闪存是其开放源模型库的第一万个仿真元件。 |
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| Accellera新VHDL标准出炉，适用于构建非本地模型及仿真器对接 |
2006-07-25 |
| EDA标准组织Accellera近日宣布，其成员公司上月底批准了新的VHDL标准??一种称为VHPI的VHDL应用编程接口。据Accellera透露，该标准本月初已经被提交IEEE，供其考虑作为IEEE的VHDL标准的修正案。 |
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| 工程师不必再做“最佳猜测”，PSL封包有助于验证OCP模块 |
2006-07-18 |
| 开放内核协议国际伙伴关系(Open Core Protocol International Partnership, OCP-IP)近日宣布，推出一种面向OCP所有权的语言(OCP Property Specific Language, OCP-PSL)封包，以帮助对IP模块的验证。 |
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| 可定制SoC设计工具闪亮登场，可加快除错及修改RTL代码 |
2006-07-12 |
| 德国软件供应商Concept Engineering近日推出一种可定制的工具，目的是帮助采用IP进行系统级芯片设计的工程师降低除错的复杂度并便于他们理解和修改RTL代码。 |
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| “e”验证语言获IEEE批准,能否抵挡SystemVerilog挑战成疑 |
2006-06-12 |
| IEEE已经批准了Cadence设计系统公司的“e”验证语言，从而使其成为任何人都可以使用或支持的开放型标准语言。但相比已经获得广泛EDA供应商和产品支持的SystemVerilog，“e”的前途似乎不太明朗。 |
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| 多内核设计寻求软硬件平衡 |
2006-06-01 |
| 近期于美国加州举办的多内核博览会(Multicore Expo)是多内核协会(Multicore Association)自成立以来的首次公开会议，众多与会公司在会议中详细介绍了多内核和多线程架构，以及高度并行处理阵列的开发。然而，这些先进处理器的成功并非已成定局，因为目前从缺乏编程和开发工具到惧怕公司合并等各个方面都存在障碍。 |
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| Synplicity携手Actel向业界提供EDA解决方案 |
2006-05-23 |
| Synplicity公司和Actel公司日前宣布扩大两家公司之间的OEM协议范围，按照这个长达数年的协议条款，Actel有权向其客户提供Synplify Pro、Identify和Synplify DSP软件解决方案，作为其Libero集成开发环境(IDE)的组成部分。这份扩充协议将使得Actel客户可在未来享用Synplicity的创新物理综合技术。 |
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| SystemVerilog综合子集标准获好评，厂商跃跃欲试 |
2006-04-20 |
| 综合(Synthesis)工具已经开始支持SystemVerilog，但是仍存在一个问题：一个RTL模块可能只运行在一种综合工具中，却无法在其它综合工具中运行。目前，一项提议的SystemVerilog综合子集标准得到了大多数综合厂商的一致好评，虽然作为市场领导者的新思科技(Sysnopsys)仍对其持怀疑态度。 |
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| 缺乏先进工具阻碍了模拟/数字的集成 |
2006-03-24 |
| SoC设计中模拟/混合信号晶体管的建模与仿真要求变得更为关键且更难以达到，需要花一定的时间和精力来解决。 |
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| 混合信号设计的验证挑战 |
2006-03-24 |
| 在混合信号设计中，设计的每一个环节都提出了一些独特且困难的设计问题。那么，我们要如何才能扫除这些障碍呢？ |
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